Capgemini Engineering, leader mondial des services d'ingénierie , rassemble des équipes d'ingénieurs , de scientifiques et d'architectes pour aider les entreprises les plus innovantes dans le monde à libérer leur potentiel . Des voitures autonomes aux robots qui sauvent des vies, nos experts en technologies digitales et logicielles sortent des sentiers battus en fournissant des services uniques de R&D et d'ingénierie dans tous les secteurs d'activité . Rejoignez nous pour une carrière pleine d'opportunités , où vous pouvez faire la différence et où aucun jour ne se ressemble.Vos Missions :● Définir et mettre en œuvre les stratégies Design For Test sur des SoC digitaux et mixed-signal, en cohérence avec les exigences projet● Réaliser l’intégration des architectures DFT et garantir leur bonne implémentation au niveau top design● Générer et optimiser les patterns de test (ATPG), analyser la couverture et assurer le debug des anomalies associées● Piloter les activités de validation DFTInvestiguer les défaillances en test (post-silicon ou pré-silicon), identifier les causes racines et collaborer avec les équipes design pour corriger les défauts● Développer et maintenir des scripts et outils pour automatiser les flows DFT et améliorer l’efficacité des équipes● Contribuer à la définition des contraintes STA en modes test et participer aux validations timing associées● Collaborer étroitement avec les équipes design, verification et validation pour assurer la qualité et la testabilité des circuitsVotre Profil :● Bonne maîtrise des méthodologies Design For Test (DFT) avec expérience sur des standards tels que JTAG (1149.x), IEEE 1500, IEEE 1687 (iJTAG), Scan, ATPG, Memory BIST, etc.● Expérience confirmée en Verilog, SystemVerilog, outil de simulation VCS, ainsi qu’en scripting (Perl / Shell) et conception RTL● Réalisation de l’insertion de scan (Scan Insertion) à l’aide d’outils EDA comme Fusion Compiler ou équivalent● Analyse de la couverture ATPG, correction des violations DRC, simulation et debug de patterns● Expérience en debug de patterns ATPG compressés, MBIST et problématiques JTAG / IEEE 1500● Capacité à analyser et investiguer les défaillances en test afin d’identifier les causes racines et collaborer avec les équipes design pour corriger les anomalies● Expérience en définition et analyse de contraintes STA pour les modes DFT et en simulation SDFCapgemini Engineering : Engagements, priorités, et pourquoi nous rejoindre3 raisons de nous rejoindre :Qualité de vie au travail : accord de télétravail en France et à l’international, accord sur l’égalité professionnelle, la parentalité, l’équilibre des temps et la mobilité durable.Apprentissage en continu : certifications et formations en libre accès, accompagnement sur mesure avec votre carrer manager, parcours d’intégration sur 9 mois.Avantages groupe & CSE : plan actionnariat, activités à tarifs préférentiels, remboursement partiel vacances, remboursement de votre abonnement sportif ou culturel.Nos engagements et priorités :Le groupe Capgemini encourage une culture inclusive dans un cadre multiculturel et handi-accueillant. En nous rejoignant, vous intégrez un collectif qui valorise la diversité, développe le potentiel de ses talents, s’engage dans des initiatives solidaires avec ses partenaires, et se mobilise pour réduire son impact environnemental sur tous ses sites et auprès de ses clients.Get The Future You Want* |www.capgemini.com/fr fr*Capgemini, le futur que vous voulez